Apendice B: operadores

Operadores lógicos definidos en VHDL

NOT, AND, NAND, OR, NOR, XOR

Operadores lógicos definidos en VHDL’93

XNOR, SLL, SRL, SLA, SRA, ROL, ROR

Operadores relacionales

=, /=, <, >, <=, >=

Operadores aritméticos (para enteros, reales y temporales)

+, -, *. /, abs, rem, mod, **
Mod y Rem no están definidos para valores reales

Concatenación: & -> usado en concatenación de vectores

signal a: std_logic_vector (5 downto 0);
signal b: std_logic_vector (2 downto 0);
signal c: std_logic_vector (9 downto 0);
c <= '0' & a & b;

Agregado: others => '?' -> Utilizado en asignación de valores a un conjunto de datos

a <= (others=>'0')
a <= (1 => '1', 3 => c(2), others => d(0))