Ejercicios de VHDL concurrente

1. A partir de la siguiente entidad correspondiente a un multiplexor de 4 entradas de control

Entity mux41 is
port(x: in bit_vector(15 downto 0);
s: in integer range 0 to 15;
z: out bit);
end;

i) Dar una descripción RTL o comportamental del mismo
ii) Simular y comprobar el correcto funcionamiento utilizando Modelsim

2. Dar en VHDL la descripción funcional (lògica) del decodificador BCD-a-7segmentos (Utilizar la instrucción with ... select)

En ambos ejercicios, dar el correspondiente modelo de test