La señal de reloj

En VHDL la señal de reloj puede generarse de diversas maneras utilizando las instrucciones if o wait

Aquí se presentan cuatro construcciones distintas, de las que las más utilizadas son la primera y la última

construcción1: Process (clk) --Común y práctica cuando va en paralelo con señales asíncronas
Begin

if clk'event and clk='1' then

q <= d;

End if;

End process;

construcción2: Process (clk) -- No recomendable, pues no especifica la acción de flanco
Begin

if clk= '1' then

q <= d;

End if;

End process;

construcción3: Process (clk) -- No usual
Begin

if clk'event and clk='1' and clk'last_value='0' then

q <= d;

End if;

End process;

construcción4: Process --Común y práctica cuando no existen señales asíncronas
Begin

wait until clk='1';
q <= d;

End process;