Introducción

VHDL nació como lenguaje para simulación flexible y con distintos estilos que permitiera múltiples descripciones de un mismo componente para la transportabilidad

Posteriormente, al comprobarse la flexibilidad en la descripción de sistemas digitales, se pensó en su transporte hacia herramientas de síntesis automática

Como lenguaje de modelado para la simulación dispone de modelos temporales precisos que permiten obtener resultados independientes del simulador


Cuando se utiliza para la síntesis...

Se prescinde totalmente del modelo temporal
Existen restricciones semánticas y sintácticas que se deben recordar

En definitiva...

la síntesis reduce la flexibilidad del VHDL
El VHDL para síntesis es un subconjunto del VHDL para modelado

Síntesis

La abstracción que supone la síntesis a nivel comportamental elimina la necesidad de modelar y detallar el diseño a niveles bajos

Su popularidad ha permitido la creación de distintas herramientas de síntesis hardware, pero ...

Distintas herramientas, suelen aceptar distintos subconjuntos de instrucciones del VHDL e imponen distintas restricciones en su uso
La síntesis a alto nivel (abstracta) es cada vez más aceptada, aunque a menudo con limitaciones debido a descripciones tecnológicas

El estándard 1076.6, Standard for VHDL Register Transfer Level Synthesis especifica un mínimo subconjunto del VHDL común que debería ser aceptado por las herramientas de síntesis

El objetivo principal es incrementar la portabilidad de las descripciones hardware de los diseñadores
Está basado en el VHDL’87 y no en el VHDL’93

A continuación se referencían algunas de sus especificaciones. A pesar de ello nos encontraremos en restricciones importantes en algunas herramientas de síntesis. Por eso es conveniente el uso de un simulador potente como Modelsim (que permite verificar la funcionalidad del modelo y la correctitud del VHDL) previo paso a la herramienta de síntesis (por ejemplo Altera). Entonces, aunque algunas veces se tenga que cambiar el código para la síntesis, se partirá de un modelo previo correcto que deberá servir como referencia

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WcN - Joan Oliver. Diseño de circuitos digitales con VHDL: Síntesis