VHDL para modelado y verificación

Por su importancia en el uso que se puede realizar en la simulación de modelos VHDL, la creación de modelos para test se ha avanzado a este capítulo, frente a otros que introducen aspectos fundamentales del modelado con VHDL

Aunque su importancia estriba en el hecho de permitir la realización de código de verificación en modelos complejos, su uso resulta recomendable cuando se trabaja con Modelsim por que permite la introducción de formas de onda (en la comprobación del código) de forma fácil y directa

• Concepto del patrón de verificación de código
  • Se introduce el concepto de patrón de verificación del modelo

• Patrón de verificación a partir de forma de onda
  • Mediante un ejemplo se presenta la forma básica del patrón de verificación basado en formas de onda

• Patrón de verificación a partir de tabla funcional
  • Utilizando registros (de datos) se proporciona un mecanismo fácil de desarrollo de la forma de onda y se aplica al modelo

• Uso del package en el patrón de verificación
  • Como evolución del apartado anterior, la introducción del package facilita la visualización del código generado para la verificación

• Assert-Report-Severity
  • El uso de la instrucción Assert permite proporcionar información al usuario mientras se realiza el test

• Apéndice A
  • En este apéndice se introduce, de forma breve, el tipo de datos registro. Resulta útil cuando se desarrollan programas de verificación de código

Ejercicios

Este es, a mi entender, un capítulo interesante en cuanto presenta varias técnicas de generación de codigo de verificación del modelo generado que permiten el desarrollo de modelos de test del código más complejos

Se recomienda practicar todos los ejemplos proporcionados, simulando y verificando que las salidas son correctas

...y si se quiere incidir más en el modelado para el test se pueden resolver los problemas: Prob_test